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Google TPU v1–v3

チップ AIアクセラレーター過去の記録

The originals: the 2015 inference ASIC that started the custom-silicon era.

これはチップのレコードです。このプロセッサの概要、主要スペック、設計・製造・部品供給を担う企業、および用途を紹介します。

写真: Zinskauf · CC BY-SA 4.0 · Wikimedia Commons

TPU v1 (deployed 2015, revealed 2016) was a 28 nm inference ASIC built in 15 months after Google calculated that voice search at scale would otherwise require doubling its data centers. v2 (2017) added training, HBM and the first pods; v3 (2018) went liquid-cooled at 1,024-chip scale and trained early BERT-era models. Together they proved a hyperscaler could out-build the merchant market for its own workloads — the argument every custom AI chip since has followed. AlphaGo ran on TPUs when it beat Lee Sedol in 2016.

仕様・主要事実

各数値には根拠の種別を明記しています：ベンダー仕様、ベンダー主張、報道値、推定値、または公式値。「非公開」とある場合はその通りであり、当サイトが値を創作することは一切ありません。

Overview

Designer Google

Deployed v1 2015 · v2 2017 · v3 2018

Legacy Introduced BF16 to hardware and the pod-scale systems model

コンピュート

TPU v1 92 TOPS INT8, inference onlyPublished paper

TPU v2 45 TFLOPS BF16 per chip; first 256-chip podsVendor spec

TPU v3 123 TFLOPS BF16 per chip; liquid-cooled 1,024-chip podsVendor spec

スタック全体とのつながり

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設計者

Google (Alphabet)

学習に使用

AlphaGo / AlphaZero

後継製品

Google TPU v4

出典

TPU v1 paper (ISCA 2017) ↗

レコードのレビュー時点： 2026-01-15 — 表示調査手法.