★
القائمة
الرئيسية كيف يُبنى قائمة المراقبة المنظومة
الأجهزة الشرائحمقارنة الرقائق الخوادم والأنظمةالشبكات الذاكرةالمصانع والتغليف التبريد
المنشآت مراكز البياناتالطاقة المشاريعالحوسبة السحابية وحوسبة GPU
الذكاء نماذج الذكاء الاصطناعيالبرمجيات منتجات الذكاء الاصطناعيمعايير الأداء أوراق بحثيةمجموعات البيانات المفاهيم
النظام البيئي الشركاتالأسهم الأشخاصالجدول الزمني الاتجاهاتمستقبل الذكاء الاصطناعي
تعلّم الأخبار استفسر عن البيانات وكلاء الذكاء الاصطناعي
حول من نحن المنهجية البيانات وواجهة API إخلاء المسؤولية
الخيارات
البيانات وواجهة API

وصول مجاني للقراءة فقط بصيغة JSON إلى البيانات المخزّنة مؤقتاً في الموقع.

الوضع الداكن

العرض الإرشادي
هل مصطلحات الرقائق ومراكز البيانات والنماذج جديدة عليك؟ نشرح المصطلحات الرئيسية أثناء تصفحك بلغة واضحة ومبسطة. البيانات نفسها، مع الشرح مدمجاً فيها.

عرض الخبراء
أنت تعرف المنظومة بالفعل. البيانات فقط: نظيفة وسريعة ومدمجة، دون شروح إضافية. هذا هو العرض الافتراضي.

لغة الواجهة
‹ رجوع
الرئيسية › الشرائح › Google TPU v1–v3

Google TPU v1–v3

شريحة مسرّع الذكاء الاصطناعي تاريخي

The originals: the 2015 inference ASIC that started the custom-silicon era.

أنت تطّلع على سجل شريحة: ما هذا المعالج، ومواصفاته الرئيسية، ومن يصمّمه ويصنعه ويورّد مكوّناته، وأين يُستخدم.

صورة: Zinskauf · CC BY-SA 4.0 · Wikimedia Commons

TPU v1 (deployed 2015, revealed 2016) was a 28 nm inference ASIC built in 15 months after Google calculated that voice search at scale would otherwise require doubling its data centers. v2 (2017) added training, HBM and the first pods; v3 (2018) went liquid-cooled at 1,024-chip scale and trained early BERT-era models. Together they proved a hyperscaler could out-build the merchant market for its own workloads — the argument every custom AI chip since has followed. AlphaGo ran on TPUs when it beat Lee Sedol in 2016.

المواصفات والحقائق الرئيسية

كل رقم مُصنَّف بحسب أساسه: مواصفة المورّد، أو ادعاء المورّد، أو مُبلَّغ عنه، أو تقدير، أو رسمي. "غير مُفصَح عنه علناً" تعني ذلك تماماً — لا نخترع أي قيم.

Overview

Designer Google
Deployed v1 2015 · v2 2017 · v3 2018
Legacy Introduced BF16 to hardware and the pod-scale systems model

الحوسبة

TPU v1 92 TOPS INT8, inference onlyPublished paper
TPU v2 45 TFLOPS BF16 per chip; first 256-chip podsVendor spec
TPU v3 123 TFLOPS BF16 per chip; liquid-cooled 1,024-chip podsVendor spec

كيف يرتبط هذا ببقية المنظومة

روابط هذا السجل في لمحة — انقر على أي مجموعة للانتقال إليها.

مُصمَّم بواسطة

مُستخدَم لتدريب

خلفه

المصادر

TPU v1 paper (ISCA 2017) ↗

السجل مراجَع بتاريخ 2026-01-15 — عرض المنهجية.